Chiplet Sip

Chiplet俗称芯粒，也叫小芯片，它是将一类满足特定功能的die（裸片），通过die-to-die内部互联技术实现多个模块芯片与底层基础芯片封装在一起，形成一个系统芯片，以实现一种新形式的IP复用。

当前，主流的系统级芯片都是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上。以旗舰级智能手机的SoC芯片为例，基本都集成了CPU、GPU、DSP、ISP、NPU、Modem等众多不同功能的计算单元，以及诸多的接口IP，追求的是高度集成化，利用先进制程对于所有的单元进行全面的提升。

而随着半导体工艺制程持续向3nm/2nm推进，晶体管尺寸已经越来越逼近物理极限，所耗费的时间及成本越来越高，同时所能够带来的“经济效益”的也越来越有限，“摩尔定律”日趋放缓。在此背景下，Chiplet被业界寄予厚望，或将从另一个维度来延续摩尔定律的“经济效益”。

Chiplet是将原本一块复杂的SoC芯片，从设计时就按照不同的计算单元或功能单元对其进行分解，然后每个单元选择最适合的工艺制程进行制造，再将这些模块化的裸片互联起来，通过先进封装技术，将不同功能、不同工艺制造的Chiplet封装成一个SiC芯片。

从其技术特点和当前进展综合来看，Chiplet的优势可以归结为几个方面：

Chiplet可以大幅提高大型芯片的良率。近年来，随着高性能计算、AI等方面的巨大运算需求，集成更多功能单元和更大的片上存储使得芯片不仅晶体管数量暴增，芯片面积也急剧增大。芯片良率与芯片面积有关，随着芯片面积的增大而下降，掩模尺寸700mm²的设计通常会产生大约30%的合格芯片，而150mm²芯片的良品率约为80%。因此，通过Chiplet设计将大芯片分成更小的芯片可以有效改善良率，同时也能够降低因为不良率而导致的成本增加。

Chiplet可以降低设计的复杂度和设计成本。因为如果在芯片设计阶段，就将大规模的SoC按照不同的功能模块分解为一个个的芯粒，那么部分芯粒可以做到类似模块化的设计，而且可以重复运用在不同的芯片产品当中。这样不仅可以大幅降低芯片设计的难度和设计成本，同时也有利于后续产品的迭代，加速产品的上市周期。而且，把SoC拆分成几个关键的“Chiplet”，让每颗Chiplet能够同时出货到10种甚至更多的应用中去平衡研发成本，能够避免一颗大SoC芯片设计出来后没有足够出货量带来的巨大损失。

Chiplet还能降低芯片制造的成本。一颗SoC当中有着不同的计算单元，同时也有SRAM、各种I/O接口、模拟或数模混合元件，这其中主要是逻辑计算单元通常依赖于先进制程来提升性能，而其他的部分对于制程工艺的要求并不高，有些即使采用成熟工艺，也能够发挥很好的性能。所以，将SoC进行Chiplet化之后，不同的芯粒可以根据需要来选择合适的工艺制程分开制造，然后再通过先进封装技术进行组装，不需要全部都采用先进的制程在一块晶圆上进行一体化制造，这样可以极大的降低芯片的制造成本。

在多种优势因素以及市场发展趋势的驱动下，AMD、台积电、英特尔、英伟达等芯片巨头厂商嗅到了这个领域的市场机遇，近年来开始纷纷入局Chiplet。AMD最新几代产品都极大受益于“SiP + Chiplet”的异构系统集成模式；另外，近日苹果最新发布的M1 Ultra芯片也通过定制的UltraFusion封装架构实现了超强的性能和功能水平，包括2.5TB/s的处理器间带宽。科技巨头的动态和布局，无一不反映着如今Chiplet技术正在得到行业内的认可和重视。